① 用verilog语言设计一个六位数码管动态显示从左到右为123456
下面是一个简单的 Verilog HDL 代码，可以实现六位数码管动态显示从左到右为123456的效果。
mole six_digit_display(clk, reset, digit_out);
// 输入信号
input clk; // 时钟信号
input reset; // 复位信号
// 输出信号
output [5:0] digit_out; // 数码管输出信号
// 内部信号
reg [26:0] counter; // 计数器
// 显示的数字
reg [5:0] digit [0:5] = {6'b000000, 6'b000001, 6'b000010, 6'b000011, 6'b000100, 6'b000101};
always @(posedge clk or negedge reset) begin
if (reset == 0) begin
counter <= 0;
digit_out <= 6'b000000;
end else begin
counter <= counter + 1;
digit_out <= digit[counter[25:20]];
end
end
endmole
在这个代码中，我们定义了一个名为 six_digit_display 的模块，该模块包含三个信号：clk、reset 和 digit_out。其中，clk 是闭皮时钟信号，reset 是复位信号，digit_out 是数码管液态拿输出信号。
在 six_digit_display 模块的 always 块中，我们闹搭使用了一个计数器 counter 来控制数码管显示的数字。每当时钟信号上升沿到来时，计数器就会自增1。然后，我们使用计数器的高6位（即 counter[25:20]）来选择要显示的数字。具体地，我们使用一个名为 digit 的数组来存储要显示的数字，然后将 digit 数组中对应的数字输出到 digit_out 信号中。
在复位信号下降沿到来时，我们将计数器和数码管输出信号都重置为0，以确保数码管从最左边的数字开始显示。这样，当时钟信号不断变化时，数码管就会动态显示从左到右为 123456 的数字序列。
② 写了一个简易电子琴verilog hdl 代码在QuartusⅡ上编译通过 还写了testbench，但在modelsim上输出却为红线
测试程序中使用Initial 对输出信号初始化。initial中的begin到end之间的语句只会执行一次。
③ 如何用Quartus II对用Verilog HDL语言编写的源码进行仿真
quartus 2 有功能和波形仿真两种！写的源码编译后，就进行逻辑仿真就行了！或者直接下载到开发板上。进行调试
④ 急！！！led显示屏的Verilog HDL代码
/*****************数码管的静态显示从0到9************************/
//加计数器计数值在一个数码管上显示，k2(en)为低电平时停止加数,
//k1(rst)为低电平时清0 显示的数在0-9之间
//2010-5-23 16:14:07
mole shu_jingjia_10(clk,wei,shu,rst,en,led);
input clk,rst,en;
output wei;
output[7:0] shu,led;
reg[7:0] shu_out,led_Out;
reg[25:0] led_out;
reg[3:0] display0;
reg wei_out;
initial led_out=0;
always @(posedge clk)
begin
led_out=led_out+1;
if (led_out==12500000)
begin
led_out=0;
if (en==1)
begin
display0=display0+1;
if (rst==0)
display0=0;
if (display0==10) //加到10 清0
begin
display0=0;
led_out=0;
end
end
end
end
always @(clk)
begin
wei_out=0;
case (display0)
0 : shu_out=8'b1100_0000;
1 : shu_out=8'b1111_1001;
2 : shu_out=8'b1010_0100;
3 : shu_out=8'b1011_0000;
4 : shu_out=8'b1001_1001;
5 : shu_out=8'b1001_0010;
6 : shu_out=8'b1000_0010;
7 : shu_out=8'b1111_1000;
8 : shu_out=8'b1000_0000;
9 : shu_out=8'b1001_0000;
default:shu_out=8'b1111_1111;
endcase
end
assign shu=shu_out;
assign wei=wei_out;
assign led=led_out;
endmole
⑤ 用Verilog HDL编写简单的程序！数电实验！
mole clk_div(clk,out1,out2);
input clk;
output out1,out2;
reg out1,out2;
reg [31:0]cnt1,cnt2;
always @(posedge clk)begin//50MHz分频计数
if(cnt1<32'd24999999)
cnt1 <=cnt1 + 32'd1;
else
cnt1 <=32'd0;
end
always @(posedge clk)//分频后的半周期反转
if(cnt1 == 0)
out1<=~out1;
always @(posedge clk)begin//5MHz分频计数
if(cnt2<32'd4999999)
cnt2 <=cnt2 + 32'd1;
else
cnt2 <=32'd0;
end
always @(posedge clk)//20%占空比
if(cnt2 == 32'd999999)
out2<=0;
else if(cnt2 == 32'd4999999)
out2<=1;
endmole