① VHDL 如何在一个工程中建立多个模块
在NEW中建立矢量波形文件.vwf，然后添加结点，edit中有Insert，根据橡旁提示寻找添加输入、输出结点，完毕后，设置波形文件的输入结点信号，保存文件，进梁迅橡行仿真即可。注意：不要忘记设置仿真结束昌友时间end time。
② eda实验中把几个VHDL文本怎么连接
文本连接？
你可以把文本做成vhd文件，然后生产一个原理图，最腔昌简后迅纯把这些原理图像连接电路一样伍裤连接起来。
③ Quarttls2怎么在一个项目里建立多个vhdl文件
你可以去慧弯闷网上下载一些代码看看，一般的工程都会分为顶层设计和底层模块实现这两大部分的。在VHDL中，顶层设计一般是用来连接所有的顶层设计，并设置相应的对闹梁外的端口的。在这里简单介绍一下：
1.声明你的底层的模块作为元件
在architecture中声明你的底层模块为元件前弯
component “模块名称” is
port(
clk : in std_logic;
...
...
);
end component;
2.将你声明的元件例化
“实体名字” ： “元件名字”
port map
(
clk => “要连接到的信号”，
...
...
);
这样你在编辑的时候软件会自动识别你的项目文件的层次关系，并加以组织。
如果还有不明白的可以给我邮件[email protected]
④ 在一个VHDL文件中，包含多个实体，那么该怎样进行编译呢还有怎样进行仿真仿真时怎样把所有的输出放到
多个是实体的话可以一个个的编译，没有问题了，再同总的结构图把每个实体都联或局卜系起来，再全部一起编译腊纯。
仿真的话也是可以单个实体先一一进行，成功后才合在一起，具体的仿真步骤有点多，自己找找有关的资料衫穗吧~
⑤ VHDL语法 一个程序里面可以有多个process ARCHITECTURE entity吗
对于VHDL文本来说，也就是后缀为.vhd的文件，文件名必须与entity一致，entity可以有多个，但是是要用例化语句的。另外，建议模块去分着写，不然会很混乱。
除法和译码都需要process ARCHITECTURE entity 。
模块之间相连，就是要顶层文件了，可以是图，也可以是用语句说明。
⑥ vhdl 的一个project里可以有两个源文件吗
在一个项目中，可以有多个DHL源文件，但其中必须有一个而且只能有一个顶层源文件。
⑦ vhdl 多文件编译
你把项目的绝咐名称设好（就是保存文件的名字），每次新建工程路径不变，把最后两个的名称设成你的实体名，第二次新建是系统会问你是否更换路径，选否..
其实有两种方法：1：所有模块整好后在新建个工程来调用已经编好的模块，端口映射，仿真 2:每编完一个模块仿真并悉纯后，打包成原件，最后新建个工程，有陆埋原理图编辑方式，在project中调用 连接端口