Ⅰ 新思公司VCS模擬，測試verilog代碼覆蓋率問題1：%vcs -cm line source.v 2:%simv 3:dve -cov
這就是VCS的意思嘍，VCS（Verilog Compiler and Simulator），自然先要編譯成一個simv文件，才能simulation了。不知道您是什麼系統下的vcs，如果是linux，那就執行您說的simv嘍。./simv -gui