什麼是網表文件

㈠ protel99se的網路表文件有什麼用

網路表文件作用很大，可以自動布線或者布完電路板之後自動校對原理圖，幫助你找出錯誤的地方。

這款最新高端版本Altium Designer 6.除了全面繼承包括99SE，Protel2004在內的先前一系列版本的功能和優點以外，還增加了許多改進和很多高端功能。

Altium Designer 6.0拓寬了板級設計的傳統界限，全面集成了FPGA設計功能和SOPC設計實現功能，從而允許工程師能將系統設計中的FPGA與PCB設計以及嵌入式設計集成在一起。

(1)什麼是網表文件擴展閱讀：

它工作在WINDOWS95環境下，是個完整的板級全方位電子設計系統，它包含了電路原理圖繪制、模擬電路與數字電路混合信號模擬、多層印製電路板設計（包含印製電路板自動布線）、可編程邏輯器件設計、圖表生成、電子表格生成、支持宏操作等功能。

並具有Client/Server（客戶/伺服器）體系結構，同時還兼容一些其它設計軟體的文件格式，如ORCAD，PSPICE，EXCEL等，其多層印製線路板的自動布線可實現高密度PCB的100%布通率。在國內PROTEL軟體較易買到。

㈡ 網路表有何用途，如何生成及載入網路表文件

<<1>>網路表是電路圖和PCB之間的連接橋梁，是生成PCB文件的基本依據。

<<2>>Protel電路圖生成的PCB在計算機看起來是完全正確的，但是很可能不滿足我們的需要。換句話說就是，在你看來沒有問題的SCH文件，生成的NET很可能不是我們需要的，有時候，看起來連接的元件，在PCB裡面卻沒有連接，甚至丟失元件或封裝。所以有必要了解網路表文件的結構，並能手工修改簡單的參數。

<<3>>網路表的結構：
下面是一個簡單的Protel99SE的網路表的例子。
[
C1
RB.2/.4
22

]
[
C2
RAD0.2
0.1

]
[
C3
RB.2/.4
100

]
[
D1
DIODE0.4
LED5PR

]
[
JP1
HDR1X2
HEADER 2

]
[
R1
AXIAL0.4
820K

]
[
R2
AXIAL0.4
100

]
[
R3
AXIAL0.4
220K

]
[
U1
DIP-8
NE555D(8)

]
(
NetC1_2
C1-2
C2-2
C3-2
D1-K
JP1-2
U1-1
)
(
NetC2_1
C2-1
U1-5
)
(
NetR1_1
C3-1
JP1-1
R1-1
U1-4
U1-8
)
(
NetR1_2
R1-2
R3-1
U1-7
)
(
NetR2_2
D1-A
R2-2
)
(
NetR3_2
C1-1
R3-2
U1-2
U1-6
)
(
NetU1_3
R2-1
U1-3
)
從結構上看，網路表分為兩部分，前面部分是元件說明部分，後面部分是網路構建部分。
例如：
[
C1
RB.2/.4
22

]
是說元件C1，封裝是RB.2/.4，說明是22，我這里是用說明標注容量用，既22微法。「]」前的三個空行是系統默認的。
在網路構建部分，是如下格式：
(
NetC1_2
C1-2
C2-2
C3-2
D1-K
JP1-2
U1-1
)
他說明了構建了網路NetC1_2（其實就是用元件C1的2號焊盤作為網路標號）。該網路包含的焊盤是C1-2、C2-2……U1-1。

<<4>>使用Protel99SE時常見的網路表「事故」及對策。
由於存在BUG，Protel99在正常操作下都有可能在NET文件上出錯，主要表現在以下幾個方面：

1.丟失元件
原因：在SCH文件中，元件沒有寫封裝或者沒有分配流水號。

對策：檢查對應的元件是否沒有寫封裝或者沒有分配流水號。

2.封裝報錯
原因：分兩種，其一是Footpoint Not Found，主要是寫錯了元件封裝或者是在PCB環境下沒有載入該封裝所在的庫。其二是在Load NET時候報告Nod Not Found，這是由於SCH文件的管腳編號和封裝文件的焊盤標號沒有對應，舉個例子，在默認的SCH庫和PCB庫中，二極體（DIODE）的管腳標號和焊盤標號分別是「1」、「2」和「A」、「K」，這樣在載入的時候，Protel就找不到該結點。

對策：核對該元件引腳標號和封裝的焊盤標號是否相匹配，察看電路圖元件的引腳標號方法是：元件上雙擊——選中Hidden Pin…復選框，標號就顯示出來了。在PCB里，焊盤的標號可以放置一個元件在空白的PCB文件上，放大，標號就寫在焊盤中心，或者雙擊焊盤，在其屬性里也可以看見。

請記住一個基本觀點：Protel99隻認識網路標號，他所做的核心工作僅僅是將元件管腳和對應的焊盤連接在相
^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^
應的網路，其他什麼都不管！
^^^^^^^^^^^^^^^^^^^^^^^^
3.丟失連接
原因：SCH文件中的連線交叉點畫在了元件引腳的末端，這是Protel的一個BUG，當交叉點，甚至包括網路標號「Net Lab」放在元件引腳的末端的時候，可能造成不可靠的連接。

對策：在話交叉點的時候，在元件腳的上面再畫一格的引腳，既「-*-」的樣子，左邊的是導線右邊的是元件引腳，和一根豎直（文本上畫起來不方便，沒畫）的導線做十字交叉連接。對網路標號，特別是匯流排也可以這樣處理，將網路標號吸附在該段延長的導線上。

<<5>>Update PCB中出現的BUG及對策
雖然Protel99提供了Update PCB功能，使得我們在設計上得到了一點方便，但是該功能是經常出錯的，表現在如下幾點：

1.在Update PCB後，錯誤刪除了部分網路、焊盤或元件。
對策：在Update前，預覽其改動「Preview Change」，將報告中沒有必要修改的項目（不報錯的項目）刪除，這種情況最常見是在PCB裡面用焊盤做了飛線，或者手動修改了某些焊盤的網路屬性（比如想用空腳做跳線，其網路為「No NET」）。

2.添加元件，修改了封裝或者流水號後用Update始終沒辦法反映到PCB文件上。
這是PROTEL的另外一個BUG，實在不行，可以手動書寫網路表，重新裝載，當然，這僅僅是在PCB文件不復雜的時候，如果文件復雜，就在PCB裡面直接添加元件，再雙擊其焊盤，修改網路屬性，讓其連接到正確的網路就可以了。

綜上，Update PCB並不是十分可靠，應該盡量避免使用，實在要使用的時候，應該先保存文件，再做修改，修改實在不行可以不存檔。

<<6>>網路表對比
在我們做好PCB後，可以用網路表檢查功能核對我們生成的PCB網路和SCH上的網路是不是一樣，方法如下：
1.從PCB生成網路表：在PCB環境下，用design-netlist manager在彈出的窗口中選擇menu菜單-export netlist from PCB，就可以得到從PCB生成的網路表。

2.比較網路表，還是在上面的窗口下，menu菜單裡面選擇compare netlists，按照提示，裝進兩個要比較的網路表（比如從SCH生成的和從PCB生成的）就可以了。

㈢ verilog的網表是什麼啊

網表：
首先聲明不是HDL語言裡面的東西，而是綜合工具裡面的東西~~

綜合的概念就是你寫的是verilog代碼。但是他只是代碼。其實不起到任何作用，只是做了這個模塊的行為級的描述。但是電腦對verilog不能直接識別。所以要通過編譯器和綜合工具進行翻譯。編譯器檢查你的語法錯誤，以及初步邏輯功能的檢查。然後綜合工具將對應的設計轉化成「網表」。

真正將你的HDL代碼變為可用的電路過程如下：
xilinx的步驟synphysize（綜合） translate（注譯），map（映射），和place and route（布局布線）
altera的步驟為complie（編譯）synphysize（綜合） fitter（布線）

綜合以後生成的就為網表文件。這個文件只是一個電路的雛形，這步完成以後你可以看到RTL（寄存器傳輸級）電路。也可以看到technology 電路。兩者區別等你看到就很快明白。這兩張圖片是對網表的一種直觀的顯示。也就是綜合器最後綜合出了你的邏輯電路。放在網表文件中。

注意：到網表層時，你的HDL語言已經無用，這個時候需要用綜合器生成的網表文件來做下面的步驟。也就是說，你的語言已經轉化成電路了！！！下面步驟就是把電路移植到fpga上面了！！！！！

轉化成電路以後：下面的步驟是根據不同的FPGA來具體的細化這張網表。比如說工具可以具體的算出某個信號的延遲是多少。其中包括多少的走線延遲和多少的組合邏輯延遲。然後最後根據FPGA的內部結構決定把這個門放到哪裡。這個就是place&route。

到此，你就生成了一個真正的邏輯電路了，然後么。。呼呼~~生成個下載文件，你的FPGA或者CPLD就可以跑起來了。