㈠ SystemC學習筆記（一）
最近工作中，我需要了解一個基於SystemC的CPU模型。SystemC是一個C++庫，專門用於硬體的軟體建模，這對我這樣的ASIC工程師來說是一個新的挑戰。由於我之前有一定的C++基礎，但缺乏SystemC知識，因此我決定邊學邊記筆記，並分享SystemC教程和書籍。接下來，我將概述我學習SystemC的步驟和理解。
學習途徑包括視頻教程和參考書籍。視頻教程系統地介紹了SystemC的關鍵概念和應用，而參考書籍則提供了深入的理論支持和實踐經驗。
視頻教程涵蓋了從入門到高級的SystemC應用，包括：
Learn SystemC (1) - Introction：介紹SystemC的基本概念和使用。
Learn SystemC (2) - SC_CTHREAD Clocked Threads：講解如何使用SC_CTHREAD創建時鍾同步線程。
Learn SystemC (3) - Testbenches：演示如何使用SystemC編寫測試台。
Learn SystemC (4) - Handshaking：解釋硬體通信中的握手機制。
Learn SystemC (5) - Testbench Measurements：介紹如何在測試台上進行測量和性能分析。
Learn SystemC (6) - Compiling and Running Simulations：指導如何編譯和運行模擬。
學習SystemC還涉及編寫測試台（testbench）和利用測試環境進行驗證。具體步驟如下：
添加組合邏輯和時序邏輯模塊，並定義輸入輸出。
利用SC_METHOD、SC_THREAD、SC_CTHREAD等函數構建敏感事件和線程。
使用不同數據類型如無符號整數和有符號整數。
實現FIR濾波器並編寫主線程。
創建測試環境，包括主文件和測試台。
在深入學習SystemC的同時，我也關注了編譯和運行模擬的過程。了解GCC參數（如-L和-I）對於鏈接庫和指定頭文件目錄至關重要，這有助於正確編譯和鏈接包含SystemC庫的程序。
學習SystemC是一個不斷實踐和理解的過程。通過視頻教程和參考書籍，我逐漸掌握了如何使用SystemC進行硬體設計和驗證，而實際的源代碼編寫和調試則進一步鞏固了理論知識。
學習資源包括：
通過系統地學習和實踐，我不僅掌握了SystemC的基本知識和應用，也深入了解了硬體設計和驗證過程中的關鍵步驟。這一過程不僅加深了我對硬體設計的理解，也為我未來的工作提供了堅實的基礎。
㈡ 【Cadence入門】Cadence模擬反相器小白教程
以下是Cadence模擬反相器的逐步教程，分為六個步驟：
首先，登錄Linux桌面，通過Terminal在"/csmc/cadence"目錄下執行"icfb &"啟動Cadence。這樣可以後台運行，不影響其他程序的使用。
選擇"Tools"的"Library Path Editor"，點擊"Add Library"，導入如tsmc18rf工藝庫。
在"Library Manager"中，新建Library並命名為"Lab"，選擇"Attach to an existing techfile"，並添加tsmc18庫，創建Cell View。
通過快捷鍵添加器件，連線和Pin，如i、w、p。創建NMOS和PMOS實例，並設置參數。最後檢查並保存，打包成小盒子。
在Lab庫中創建名為"Inverter_tb"的Cell View，添加"反相器示意圖"以及所需的元器件，設置連線和參數，最後測試。
在Analog Environment中設置測試參數，執行直流工作點測試和波形查看，查看結果並進行注釋。
以上就是Cadence模擬反相器的基礎操作流程，希望對初學者有所幫助。如果有任何疑問，歡迎在評論區交流。
㈢ FPGA搭積木之復數乘法器以及ModelSim自動化模擬的技巧
在數字信號處理中，復數乘法是一項常見操作。本文將分享一個自定義設計的可參數化復數乘法器，它靈活且便於個性化調整。雖然不如官方封閉IP核性能優越，但靈活性是其關鍵優勢。FPGA設計就像拼積木，豐富的代碼庫會讓設計過程更為順暢。本文還將探討ModelSim中自動化模擬的實用技巧，通過對比模擬結果輸出pass信息，簡化波形檢查。
復數乘法的基本原理是：對於兩個復數a + bi和c + di，其乘積為(a * c) - (b * d) + (a * d + b * c)i。傳統方法需四個乘法器和兩個加法器，但通過巧妙變換，可以利用公式(1 + i) * (a + bi) = (a - b) + (a + b)i，將計算簡化為3個乘法器和5個加法器，節省了資源。
具體電路設計如下：
為了便於重用和定製，將此乘法器設計為可參數化IP。下面是一份參考代碼片段：
在編寫testbench時，通過自動化對比模擬，可以顯著提高效率。模擬的過程中，一旦發現錯誤，便會立即停止並顯示錯誤信息，便於快速定位問題。例如，如果模擬數據是16位寬，可能會耗時過長，這里我們將其調整為4位。
模擬正確時，會輸出類似以下信息：驗證通過，顯示pass。最終的模擬結果如圖所示：
總結來說，FPGA設計中，自定義IP模塊能幫助我們積累經驗，提高效率。記住，就像搭建積木一樣，豐富的代碼庫是設計成功的關鍵。點擊下方鏈接，探索更多相關教程和資源合集。
㈣ VScode搭建輕量化verilog IDE方法
快速搭建輕量化Verilog IDE方法詳解
本文詳細介紹了如何使用VSCode創建一個高效且輕量級的Verilog集成開發環境（IDE），簡化設計流程，提升編程體驗。該方法被熱心的鄭同學在《芯動力——硬體加速設計方法》MOOC課程的討論區分享，獲得廣泛認可。以下為鄭同學推薦的搭建步驟及優化技巧。
步驟一：軟體與插件准備
首先，下載VSCode及所需插件和安裝包，建議將它們放在VSCode目錄下，並創建一個名為「plugin」的文件夾以組織插件。
步驟二：安裝關鍵插件
安裝Wavetrace插件以方便打開並查看VCD文件中的波形信息，這是直觀分析Verilog設計的重要工具。
步驟三：配置插件與環境變數
在用戶設置（左下角搜索「verilog」）中，根據安裝插件的路徑設置相關參數，以確保插件能夠正常工作。
步驟四：優化Testbench插件
安裝Testbench插件後，通過自定義腳本優化流程，實現一鍵生成Testbench文件，簡化開發流程。具體步驟如下：
修改powershell腳本：定位並編輯profile文件，添加自定義函數`createtb_function`以自動生成Testbench文件。
設置環境變數：為Testbench腳本指定路徑，以便在終端中直接調用。
步驟五：完整使用流程
完成配置後，按照以下步驟操作以充分利用新環境：
編譯代碼：使用右上角的綠色編譯按鈕檢查綜合或語法錯誤。
生成Testbench：在VSCode終端中輸入`tb mole_name.v`，自動生成Testbench文件。
編譯Testbench：修改Testbench文件編碼格式為UTF-8，然後點擊綠色編譯按鈕生成VCD文件。
利用Wavetrace插件直接雙擊打開VCD文件，即可查看波形信息，完成大部分功能模擬的需求。此外，Wavetrace提供免費版與付費版，免費版支持基本功能，如顏色調整、信號分組等。對於需要更多信號分析的用戶，可選擇購買付費版以解鎖更多功能。
為了進一步提升編程效率，優化Testbench腳本，參考了相關博客資料，包括：Bilibili上的視頻教程、CSDN博主的詳細指南等，確保腳本與IDE環境無縫集成。
《芯動力——硬體加速設計方法》課程，作為國內少有的講授工業界主流ASIC、SOC設計技術的MOOC課程，深受學員喜愛。歡迎參與第四輪課程的學習，更多課程信息與作業答案，關注「硬體加速與EDA」公眾號獲取。
課程選課鏈接：icourse163.org/course/S...
㈤ primesim跑模擬怎麼用
PrimeSim是一款功能強大的電子設計自動化（EDA）工具，用於進行電路模擬。下面是關於如何使用PrimeSim進行模擬的基本步驟：
1. 創建設計文件：首先，你需要創建一個設計文件，其中包含了要進行模擬的電路設計。設計可以使用Verilog、VHDL或其他支持的硬體描述語言編寫。
2. 設置模擬環境：在設計文件中，你需要添加模擬環境的設置，例如輸入信號的源、時鍾信號的源和模擬時長等。這些設置可以通過模擬測試台的語法來指定。
3. 編寫模擬腳本：PrimeSim使用一種被稱為"Testbench"的模擬腳本來控制模擬過程。在模擬腳本中，你可以定義模擬的運行方式，包括模擬的時鍾周期、模擬時間和模擬精度等。
4. 運行模擬：完成設計文件和模擬腳本的編寫後，你可以使用PrimeSim來運行模擬。運行模擬時，PrimeSim會讀取設計文件和模擬腳本，然後按照設定的參數進行模擬。
5. 分析模擬結果：模擬完成後，你可以通過查看模擬日誌和模擬波形來分析模擬結果。模擬日誌會顯示模擬過程中的信息和警告，而模擬波形則用於顯示電路中各個信號的時序波形。
總結起來，使用PrimeSim進行模擬的基本流程包括創建設計文件、設置模擬環境、編寫模擬腳本、運行模擬和分析模擬結果。
注意，PrimeSim是一款功能強大的工具，對於初學者來說，可能需要一定的學習和實踐才能熟練使用。建議參考PrimeSim的使用手冊和相關教程，以便更加深入地了解和掌握該工具的使用方法。