『壹』 fpga中如何應用fifo進行數據緩存
1。從使用角度來說，簡單的FIFO就相當於一個雙口RAM，你可以從一個口往裡面寫數據，然後在FIFO未滿之前通過另一個口將數據讀出來。
2。從學習角度來說，你可以用ISE coregen的工具去生成FIFO，通過這個過程，你可以看彎橋到FIFO的相關輸入與輸出，渣銀相應的UserGuide關於FIFO的參數埋梁猛的詳細描述。
『貳』 如何模擬IP核
IP核生成器生成 ip 後有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，模擬時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行「 View Verilog Functional Model 」即可查看該 .v 文件）。
1． 在 ISE 集成環境中模擬 IP核 IP 核應該在新建的工程中進行模擬與例化；在原工程中可以例化使用，但好像不能直接對它加 testbench 後進行模擬。
2．在 modelsim中模擬 ip 核 a．在 modelsim中編譯庫（Xiliinx） （1）在$Modeltech_6.0d/Xilinx_lib_tt下新建文件夾 Xilinx_lib（$代表安裝盤符） （2）打開 Modelsim->州搜雹File->Change Diriectory，將路徑指向剛才新建的文件夾 Xilinx_lib，這樣 Xilinx 編譯的所有庫都將會在該文件夾下。 （3）編譯 Xilinx 庫。在$Xilinx->verilog->src 下有三個庫「simprims」，「unisims」和「xilinxcorelib」。在 modelsim 的 workpace 窗口 Library 屬性中點右鍵->new->library（或在File 菜單下 new->libary），輸入庫名（自定義）如 Xilinx_lib_tt，這樣在 workpace library 屬性下就可看到 Xilinx_lib_tt 了。 （4）modelsim 中選中 compile，在彈出的冊帆對話框中，library 選擇剛才新建的 xilinx_lib_tt，查找范圍為 xilinx 庫（$Xilinx/verilog/src/），如 XilinxCoreLib，選中文件編譯即可。 b． 在 modelsim中載入已編譯的庫 當要在 modelsim 中模擬帶有 ip 核的設計時，需要載入對應公司的庫才能模擬。模擬Xilinx 公司ip 核時需要在原工程文件中加入 ip 核的行為描述文件（<核名>.v）。 如果工程文件直接包含在 xilinx「 XilinxCoreLib」 library中，則可直接進行模擬。 如果工程文件開始默認包含在「work」library 中，則需要在 Simulation->Start Simulation->library 中添加已編譯的庫，如圖示。這樣就可以對 ip 核進行模擬了。 aa．在 modelsim中編譯 Altera 的庫與 Xilinx方法一樣 bb．在 modelsim中對 ip 核進行模擬，與 xilinx 一致；首先需要在 modelsim工程中加入設計文件，testbench 文件以及核漏敏的行為描述文件（<核名>.v）；其次，自 File 菜單中更改庫路徑指向已編譯的 altera庫路徑（否則原先編譯的 altera 庫將變為不可用，unavailable），這時原先編譯的庫將變為可用，然後在 Simulation->Start Simulation->library中添加庫路徑。
『叄』 如何在ISE中模擬Core generator生成的FIFO
唯改睜真正的功能描述在庫文件中，.v文件只是個黑盒子，用指歲於模擬殲辯，表明有這么個東西，模擬編譯時會在庫裡面將描述的功能載入，ngc是網表文件用於實現，在實現時和其他網表文件合在一起，這些都是工具軟體自動做的，只需要點按鈕就是了，模擬時可能需要編譯一下庫文件如果是第三方軟體
『肆』 FPGA中例化的一個輸入輸出位寬不一樣的FIFO（分別為8位和32位），如果輸入三個8位的數能讀出來嗎
讀不出來。這此漏種FIFO，只能是輸入的8位數個數為4的倍數的情況下，才能得到正確的輸出，否則FIFO中總是留存有一森並爛些數據出不了隊列。蔽灶
『伍』 用ise例化了FIFO Ip核，模擬後數據輸出一直是0，不明白了。。。求助。。。
確定一下是否是高電平復位？你可以試試非同步fifo，就是讀和寫的時鍾不一樣，這個會用得更多！
希望能幫到您！
『陸』 如何在ISE中更新老版本的IP核
IP核生成器生成 ip 後有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了...
『柒』 FPGA中例化兩個FIFO，分別用於輸出和讀入，通過一個inout與一單埠的SDRAM相連完成讀寫，如何實現
你這個沒有說清楚，不知道怎麼回答你高敗。
既然是與外部的SDRAM連接，應該就不用FIFO了吧，直接對SDRAM讀寫不就可以了？
當洞賀然如果必須，FIFO在FPGA例納念派化一個很簡單的啊，直接IPCORE就出來了。
『捌』 如何在ISE中例化ILA和ICON
這兩個文件應該添加什如啟么文件進去呢？
引用
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一般是在頂層實例化，然後把要看的信號猜遲從各模塊里連到ila里
比如
icon_c1 u_icon (
.control0 ( control0)
);
ila_d256x2k_t32 u_ila1 (
.control ( control0),
.clk ( clk_120m),
.data ( csp_data1),
.trig0 ( csp_trig1)
);
//data
assign csp_data1[0]=...
assign csp_data1[1]=...
...
//trigger
assign csp_trig1[0]=...
...
control0是chipscope內部信號不用管，連上就可以
需渣兆如要哪些data信號，哪些trigger，就連哪些，如果有好幾個時鍾域就分幾個不同的ila
PS：這是以前看一牛人用的，我後來也一直用綜合後加cdc的法子，可能記得不是很對
具體的細節還是看chipscope_pro得userguide吧
『玖』 xilinx fpga內部fifo ip核怎樣生成
首先有辯乎派你得安裝 ISE .
然後你也可以在一個工程中添加文件，選擇IP。
也可以建一個coregen的工程，專門管理項頃者目工程使用到的攜賀IP。
『拾』 verilog中FIFO例化問題
只要時鍾CLK在動，數據就會采進FIFO內。可以先學習一下時序圖打打基礎。