atpg工具

❶ IC中的DFT指的是什麼

姓名：李沈軒    學號：20181214373    學院：廣研院

【原文鏈接】 可能是DFT最全面的介紹--入門篇 - 知乎 (hu.com)

【嵌牛導讀】本文對者拍IC的DFT做了一個基本介紹

【嵌牛鼻子】IC DFT

【嵌牛提問】什麼是DFT？為什麼要做DFT？

【嵌牛正文】

隨著晶元的製程越來小(5nm), 晶元的規模越來越大，對晶元的測試也就變得越來越困難。

而測試作為晶元尤為重要的一個環節，是不能忽略的。DFT也是隨著測試應運而生的一個概念，目前在晶元設計中都離不開DFT。

本文先對DFT做一個全面的介紹，旨在讓大家了解DFT的中的基本概念。

什麼是DFT？

提到DFT， 大部分人想到的應該是離散傅里葉變換（Discrete Fourier Transform，縮寫為DFT）， 嗯…, 筆者大學被信號與系統這門課虐的不輕。但是在IC界，DFT的全稱是 Design For Test。

指的是在芹櫻晶元原始設計中階段即插入各種用於提高晶元可測試性（包括可控制性和可觀測性）的硬體邏輯，通過這部分邏輯，生成測試向量，達到測試大規模晶元的目的。

Design--實現特定的輔助性設計，但要增加一定的硬體開銷

For test--利用實現的輔助性設計，產生高效經濟的結構測試向量在ATE上進行晶元測試。

為什麼要做DFT？

從1958年Jack Kilby發明了第一隻包含一個雙極性晶體管開始，集成電路經過了半個多世紀的發展，

晶元的製程工藝越來越小，數字晶元的規模越來越大，測試成本進一步增加，甚至超過晶元功能部分本來的成本。如何在晶元設計的過程中考慮測試的問題，成為當前晶元設計很重要的一部分。

測試已經成為集成電路設計和製造過程中非常重要的因素，它已經不再單純作為晶元產品的檢驗、驗證手段，而是與集成電路設計有著密切聯系的專門技術，與設計和製造成為了一個有機整體。可測性設計（DFT）給整個測試領域開拓了一條切實可行的途徑，目前國際上大中型IC設計公司基本上都採用了可測性設計的設計流程，DFT已經成為晶元設計的關鍵環節。

3. 「測試」與「驗證」的區別

驗證（Verification）的目的是檢查設計中的錯誤，確保設計符合其設計規范和所期望的功能；而測試（Testing）則是檢查晶元的加工製造過程中所產生的缺陷和故障。

4. DFT的核心技術

1）掃描路徑設計(Scan Design)

掃描路徑法是一種針對時序電路晶元的DFT方案.其基本原理是時序電路可以模型化為一個組合電路網路和帶觸首首羨發器(Flip-Flop，簡稱FF)的時序電路網路的反饋。

Scan 包括兩個步驟，scan replacement和scan stitching，目的是把一個不容易測試的時序電路變成容易測試的組合電路。

2)內建自測試 (Bist)

內建自測試(BIST)設計技術通過在晶元的設計中加入一些額外的自測試電路，測試時只需要從外部施加必要的控制信號，通過運行內建的自測試硬體和軟體，檢查被測電路的缺陷或故障。和掃描設計不同的是，內建自測試的測試向量一般是內部生成的，而不是外部輸入的。內建自測試可以簡化測試步驟，而且無需昂貴的測試儀器和設備(如ATE設備)，但它增加了晶元設計的復雜性。

3)JTAG

JTAG(Joint Test Action Group，聯合測試工作組)是一種國際標准測試協議（IEEE 1149.1兼容），主要用於晶元內部測試.

JTAG的基本原理是在器件內部定義一個TAP（Test Access Port，測試訪問口）通過專用的JTAG測試工具對內部節點進行測試。JTAG測試允許多個器件通過JTAG介面串聯在一起，形成一個JTAG鏈，能實現對各個器件分別測試.

4)ATPG

ATPG(Automatic Test Pattern Generation)自動測試向量生成是在半導體電器測試中使用的測試圖形向量由程序自動生成的過程。測試向量按順序地載入到器件的輸入腳上，輸出的信號被收集並與預算好的測試向量相比較從而判斷測試的結果。

5. DFT工程師的崗位職責：

1、晶元級DFT設計與集成，包括SCAN, MBIST和JTAG；

2、負責DFT測試向量的自動生成及模擬；

3、與邏輯設計工程師緊密合作，提高DFT測試覆蓋率；

4、與產品工程師和測試工程師緊密合作，調試並解決在測試機上失敗的DFT測試向量；

5、晶元級綜合；

6、與後端工程師緊密合作，完成晶元級timing signoff；

7、晶元級形式驗證

❷ verilog，為什麼設計組合電路時不能引入反饋

先舉個簡單例絕者子
always @ (a)
a = a + 1;

組合邏輯「可以」有反饋 因為這段代碼可以被編譯和實現 是組合電路
但是編譯器肯定給出警告 因為並叢薯這段代碼的結果沒有實際意義 根本不知道結果是多少（加法會執行幾次？）
但是並非所有的組合邏輯環都沒有實際意鄭此義 有些特定結構的運算用組合反饋來實現的結果是確定的 並且會比不用反饋的節省邏輯資源 (可以在google搜索vlsi.cs.ucf.e combinational circuit with feedback 讀第一個pdf)

❸ 可測性設計工程師 (DFT engineer) 主要是做什麼的

DFT是的主要工作就是在晶元設計過程中，加入可測性邏輯。有的公司把該職位歸到前端設計，有的歸到中端實現。

DFT職位大多分布於規模較大的數字IC設計公司里，因為大公司對晶元品質要求高，而且規模越大，晶元越貴，DFT就越復雜越重要。

DFT主要是通過在晶元中加入可測性邏輯，等晶元製造出來，在御滲好ATE（自動測試儀）設備上通過可測性邏輯對晶元進行測試，挑出有製造缺陷的晶元並淘汰掉，留下沒有製造缺陷的好晶元。

(3)atpg工具擴展閱讀：

這里需要注意，DFT只負責挑出製造缺陷，至於邏輯缺陷那是前端設計工程師和驗證工程師的職責，DFT工程師也鞭長莫及。

DFT設計周期很長喊喚，從RTL代碼階段介入，需要和前端工程師一起規劃scan模式下的時鍾和復位網路，接著插入DFT邏輯，比如Scan chain，Mbist，Boundary Scan等。

然後用ATPG，Mbist，Boundary Scan工具產生測試向量，模擬驗證測試向量。模擬又分不帶時序信息的模擬和帶時序的後仿。

❹ 專業IC設計軟體有哪些

專業的正蔽指IC設計工具名稱稀奇古怪，五花八門。相同設計環節的工具不同的公司有不同的名稱。模擬工具跟數字工具也是基本不相關。下面只介紹數字IC設計工具。
目前主流的有三大EDA工具提供商：Cadence，Synopsys和Mentor公司。你可以到他們網站上瀏覽。 他們的網站本身就是一個巨大無比的IC設計知識庫。但是對於初學者，估計看完了網站可能還是不知道門在哪裡。
下面以Synopsys為例，只撿最常舉配用最傳統的工具說一下。

RTL綜合和測試相關的工具：
模擬工具：VCS
綜合工具：Design Compiler
靜態時序分析：Prime Time
形式驗證：Formality
ATPG工具：TetraMax ATPG, DFT MAX
FPGA綜合工具：Synplify Pro

好像沒有代碼設計輸入並晌工具？有的，但是基本上大家常常只使用Vi或者UltraEdit之類的編輯器就夠了。

❺ 版圖設計用什麼軟體

版圖設計可以參考下面的軟體：

Cadence EDA軟體

數字系統模擬工具Verilog-XL

電路圖設計工具Composer

電路模擬工具Analog Artist

射頻模擬工具Spectre RF

版圖編輯器Virtuoso Layout

布局布線工具Preview

版圖驗證工具Dracula等

(5)atpg工具擴展閱讀：

利用EDA工具，電子設計師可以從概念、演算法、協議等開始設計電子系統，大量工作可以通過計算機完成，並可以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。

Cadence Allegro系統互連平台能夠跨集成電路、封裝和PCB協同設計高性能互連。應用平台的協同設計方法，工程師可以迅速優化I/O緩沖器之間和跨集成電路、封裝和PCB的系統互聯，約束驅動的Allegro流程包括高級功能用於設計捕捉、信號完整性和物理實現。

由於它還得到Cadence Encounter與Virtuoso平台的支持，Allegro協同設計方法使得高效的設計鏈協同成為現實。

❻ 現在主流的IC設計工具有哪些

模宏型陪擬的 Cadence 的 界面 忘了叫什麼名字 比較好用 模擬 spice ultrsim 如租姿果混仿還有其他
比較好用 版圖 lvs drc工具老得用dracurle（不拼寫）
Synopsys 界面orcad 的capture 模擬hspice
版圖還蔽蠢有ledit

❼ Synopsys Tetramax 什麼意思

Synopsys公司的集成派鄭電路測試的工具，TetraMAX 是一個高速、高凳核性能的自動塵粗頌測試激勵產生工具（ATPG automatic test pattern generation）

❽ 晶元測試的准備規劃

為SoC設備所做的逐塊測試規劃必須實現：正確配置用於邏輯測試的搭宴ATPG工具；測試時間短；新知坦銀型高速故障模型以及多種內存或小型陣列測試。對生產線而言，診斷方法不僅要找到故障，而且還要將故障節點與工作正常的節點分離開來。此外，只要有可能，應該採用測試復用技術以節約測試時間。在高集成度IC測試領域，ATPG和IDDQ的可測試性設計技術具備強大的故障分離機制。
需要提前規劃的其他實際參數包括：需要掃描的管腳數目和每個管腳端的內存數量。可以在SoC上嵌入邊界掃描，但並不限於電路板或多晶元模塊上的互連測試。
盡管晶元尺寸在不斷減小，但一個晶元依信顫然可封裝幾百萬個到上1億個晶體管，測試模式的數目已經增加到前所未有的程度，從而導致測試周期變長，這一問題可以通過將測試模式壓縮來解決，壓縮比可以達到20%至60%。對現在的大規模晶元設計，為避免出現容量問題，還有必要找到在64位操作系統上可運行的測試軟體。

❾ 畫IC版圖用什麼軟體做伺服器

IC版圖設計主要有以下幾個比較牛的軟體（用不用伺服器都可，PC直接能跑客戶端的）：

Cadence EDA軟體
數字系統模擬工具Verilog-XL；
電路圖設計工具Composer；
電路模擬工具Analog Artist；
射頻模擬工具Spectre RF；
版圖編輯器Virtuoso Layout；
布局布線工具Preview；
版圖驗證工具Dracula等

Synopsys EDA軟體
綜合平台 DC Ultra
布局布線系統 Apollo-II
三維全晶元參數提取 Star-RCXT
層次化物理驗證 Hercules
門級靜態時序分析 PrimeTime
高質量的IP庫 DesignWare Library
自動測試向量生成 TetraMAX ATPG

Mentor graphics EDA軟體
具有EDA全線產品，包括：
模擬工具Eldo、 ModelSim等 ;
驗證工具Calibre 系列；
IC設計工具icstudio；
FPGA設計系統;
IC測試軟體FastScan 、DFT、DFM等 ;
PCB設計系統

Zeni EDA軟體
九天（Zeni）系統是熊貓（Panda）系統的改進版，由我國在80年代後期自主開發，面向全定製和半定製大規模集成電路設計的EDA工具軟體。
覆蓋了集成電路設計的主要過程，包括：
基於語言的和基於圖形的設計輸入，各個級別的設計正確性的模擬驗證（ZeniVDE）；
互動式的物理版圖設計（ZeniPDT）；
版圖正確性驗以及CAD資料庫 （ZeniVERI）。

推薦用cadence軟體，這個「最大」,呵呵~本人也用過，cadence ic5141 資料比較多，網上破解也比較全，個人電腦就能用（要在XP用得先裝個虛擬機），現在已經有cadence ic610 的破解版了

❿ 「火山論劍」之且用且珍惜-淺說DFT工程師三大法寶的使用

「火山論劍」之且用且珍惜- 淺說DFT工程師三大法寶的使用
2014-12-17 Kevin BriteASIC

眾所周知，晶元主要由三大部分構成。

晶元示例-可見下圖

1、 與電路板和其他晶元的介面-IO pad
2、存放程序的空間-ram和rom
3 、搭建邏輯電路的基本組件 –標准邏輯單元

我們DFT工程師所有的工作的目的只有一個-設計和插入數字電路，測試整個晶元的製造質量，篩選出沒有製造缺陷的晶元。

針對晶元的三大部分，我們DFT工程師手裡有三大法寶：

法寶一：BSCAN技術-- 測試IO pad，主要實現工具是Mentor-BSDArchit,sysnopsy-BSD Compiler；
法寶二：MBIST技術-- 測試mem，主要實現工具是Mentor的MBISTArchitect 和 Tessent mbist；
法寶三：ATPG 技術-- 測試std-logic，主要實現工具是：產生ATPG使用Mentor的 TestKompress 和synopsys TetraMAX，插陪者入scan chain主要使用synopsys 的DFT compiler。

以上三類工具licenses較貴，特別是ATPG工具，很多IC公司都只有幾個，經常run case時出現拿不到license的情況，所以大家只能「且用且珍惜」了。

以下對工具的使用原則做一些介紹：

ATPG工具
Insert scan：
1、雖然教科書會介紹很多種DFT DRC但是在實際設計中95%的工作在修復scan_clk和scan_reset的DRC violation；
2、返亂返修復clk/reset violation 的方法主要是用DC插入mux ，目的是使在scan_mode下clk和reset被晶元scan_clk和scan_reset pad控制。 同時，scan_clk和scan_reset pad會用於ATE給晶元施加激勵；
3、插入scan時，DFT Compiler必須修復的DRC violations 類別為D1/D2/D3/D9；
4、做全片級的DFT設計時，需要在scan_in，scan_out，scan_reset，scan_clk的IO pad 的OEN/IE/REN端插入mux，控制pad的輸入和輸出方向。

Atpg patterns產生和模擬：
1、所有的模擬模塊，例如PLL、POR等，一般設置為black-box，無法用ATPG測試其內部；
2、晶元clk、power、reset的控制寄存器，一般不會放到scan_chain上，以免在測試時由於寄存器的動作，改變晶元工作狀態；
3、考慮power domain的開關，一般必須保證在scan測試時，所有power domain都打開，每個數字標准單元都能測試到；
4、如果有模擬的IO pad，一般必須在產生pattern時mask掉，因為他們不是數字的，ATPG工具無法控制它們；
5、業界一般使用DC插入OCC (on chip clocking)模塊，實現at-speed scan測試電路。

MBIST工具
目前使用較多的是MBISTArchi，但是Tessent MBIST以後會成為主流。原因是Mentor公司2013年已經宣布MBISTArchi將不再提供技術支持，而且Tessent MBIST技術更為先進。
1、所有的MBIST設計應該考慮diagnose。加入diagnose電路，方便診斷mem故障，這漏飢會在晶元量產時大大提高成品率；
2、由於ARM與Mentor有合作，Coretex-A9以上的ARM核具有share-bus介面，可以很好支持Tessent Mbist，就能夠實現ARM內核的mem的高速測試和訪問，也提高了ARM CPU的性能；
3、Tessent MBIST會使用JTAP，只佔用TCK/TMS/TDO/TDI/TRST五個pad,比MBISTArich使用更少的pad資源。

BSCAN 工具
1、所有的模擬IO，一般無法用bscan來測試，不要加上bscan_cells；

2、所有需要測試的數字pad的OEN/IE/REN 在bscan_mode下，需要插mux來控制；

3、所有需要測試的數字pad的PU/PD 在bscan_mode下，一般需要插mux來控制，保證在bscan_mode下，PU和PD=0，才能使bscan HIGHZ測試模擬通過；
4、所有JTAG的強制要求指令如IDCODE，EXIST必須在bscan電路中實現，特別是BYPASS。

那麼對DFT工具的使用，Kevin He拋磚引玉，請朋友們暢所欲言。

1)如何用可測性設計ATPG工具實現at-speed測試？

2)如何使用BSCAN工具中實現PLL測試？

3)使用Tessent MBIST實現at-speed測試？

4)BSCAN工具會在pad的那些埠上連上bscan cell？