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❶ IC中的DFT指的是什么

姓名：李沈轩    学号：20181214373    学院：广研院

【原文链接】 可能是DFT最全面的介绍--入门篇 - 知乎 (hu.com)

【嵌牛导读】本文对者拍IC的DFT做了一个基本介绍

【嵌牛鼻子】IC DFT

【嵌牛提问】什么是DFT？为什么要做DFT？

【嵌牛正文】

随着芯片的制程越来小(5nm), 芯片的规模越来越大，对芯片的测试也就变得越来越困难。

而测试作为芯片尤为重要的一个环节，是不能忽略的。DFT也是随着测试应运而生的一个概念，目前在芯片设计中都离不开DFT。

本文先对DFT做一个全面的介绍，旨在让大家了解DFT的中的基本概念。

什么是DFT？

提到DFT， 大部分人想到的应该是离散傅里叶变换（Discrete Fourier Transform，缩写为DFT）， 嗯…, 笔者大学被信号与系统这门课虐的不轻。但是在IC界，DFT的全称是 Design For Test。

指的是在芹樱芯片原始设计中阶段即插入各种用于提高芯片可测试性（包括可控制性和可观测性）的硬件逻辑，通过这部分逻辑，生成测试向量，达到测试大规模芯片的目的。

Design--实现特定的辅助性设计，但要增加一定的硬件开销

For test--利用实现的辅助性设计，产生高效经济的结构测试向量在ATE上进行芯片测试。

为什么要做DFT？

从1958年Jack Kilby发明了第一只包含一个双极性晶体管开始，集成电路经过了半个多世纪的发展，

芯片的制程工艺越来越小，数字芯片的规模越来越大，测试成本进一步增加，甚至超过芯片功能部分本来的成本。如何在芯片设计的过程中考虑测试的问题，成为当前芯片设计很重要的一部分。

测试已经成为集成电路设计和制造过程中非常重要的因素，它已经不再单纯作为芯片产品的检验、验证手段，而是与集成电路设计有着密切联系的专门技术，与设计和制造成为了一个有机整体。可测性设计（DFT）给整个测试领域开拓了一条切实可行的途径，目前国际上大中型IC设计公司基本上都采用了可测性设计的设计流程，DFT已经成为芯片设计的关键环节。

3. “测试”与“验证”的区别

验证（Verification）的目的是检查设计中的错误，确保设计符合其设计规范和所期望的功能；而测试（Testing）则是检查芯片的加工制造过程中所产生的缺陷和故障。

4. DFT的核心技术

1）扫描路径设计(Scan Design)

扫描路径法是一种针对时序电路芯片的DFT方案.其基本原理是时序电路可以模型化为一个组合电路网络和带触首首羡发器(Flip-Flop，简称FF)的时序电路网络的反馈。

Scan 包括两个步骤，scan replacement和scan stitching，目的是把一个不容易测试的时序电路变成容易测试的组合电路。

2)内建自测试 (Bist)

内建自测试(BIST)设计技术通过在芯片的设计中加入一些额外的自测试电路，测试时只需要从外部施加必要的控制信号，通过运行内建的自测试硬件和软件，检查被测电路的缺陷或故障。和扫描设计不同的是，内建自测试的测试向量一般是内部生成的，而不是外部输入的。内建自测试可以简化测试步骤，而且无需昂贵的测试仪器和设备(如ATE设备)，但它增加了芯片设计的复杂性。

3)JTAG

JTAG(Joint Test Action Group，联合测试工作组)是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试.

JTAG的基本原理是在器件内部定义一个TAP（Test Access Port，测试访问口）通过专用的JTAG测试工具对内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试.

4)ATPG

ATPG(Automatic Test Pattern Generation)自动测试向量生成是在半导体电器测试中使用的测试图形向量由程序自动生成的过程。测试向量按顺序地加载到器件的输入脚上，输出的信号被收集并与预算好的测试向量相比较从而判断测试的结果。

5. DFT工程师的岗位职责：

1、芯片级DFT设计与集成，包括SCAN, MBIST和JTAG；

2、负责DFT测试向量的自动生成及仿真；

3、与逻辑设计工程师紧密合作，提高DFT测试覆盖率；

4、与产品工程师和测试工程师紧密合作，调试并解决在测试机上失败的DFT测试向量；

5、芯片级综合；

6、与后端工程师紧密合作，完成芯片级timing signoff；

7、芯片级形式验证

❷ verilog，为什么设计组合电路时不能引入反馈

先举个简单例绝者子
always @ (a)
a = a + 1;

组合逻辑“可以”有反馈 因为这段代码可以被编译和实现 是组合电路
但是编译器肯定给出警告 因为并丛薯这段代码的结果没有实际意义 根本不知道结果是多少（加法会执行几次？）
但是并非所有的组合逻辑环都没有实际意郑此义 有些特定结构的运算用组合反馈来实现的结果是确定的 并且会比不用反馈的节省逻辑资源 (可以在google搜索vlsi.cs.ucf.e combinational circuit with feedback 读第一个pdf)

❸ 可测性设计工程师 (DFT engineer) 主要是做什么的

DFT是的主要工作就是在芯片设计过程中，加入可测性逻辑。有的公司把该职位归到前端设计，有的归到中端实现。

DFT职位大多分布于规模较大的数字IC设计公司里，因为大公司对芯片品质要求高，而且规模越大，芯片越贵，DFT就越复杂越重要。

DFT主要是通过在芯片中加入可测性逻辑，等芯片制造出来，在御渗好ATE（自动测试仪）设备上通过可测性逻辑对芯片进行测试，挑出有制造缺陷的芯片并淘汰掉，留下没有制造缺陷的好芯片。

(3)atpg工具扩展阅读：

这里需要注意，DFT只负责挑出制造缺陷，至于逻辑缺陷那是前端设计工程师和验证工程师的职责，DFT工程师也鞭长莫及。

DFT设计周期很长喊唤，从RTL代码阶段介入，需要和前端工程师一起规划scan模式下的时钟和复位网络，接着插入DFT逻辑，比如Scan chain，Mbist，Boundary Scan等。

然后用ATPG，Mbist，Boundary Scan工具产生测试向量，仿真验证测试向量。仿真又分不带时序信息的仿真和带时序的后仿。

❹ 专业IC设计软件有哪些

专业的正蔽指IC设计工具名称稀奇古怪，五花八门。相同设计环节的工具不同的公司有不同的名称。模拟工具跟数字工具也是基本不相关。下面只介绍数字IC设计工具。
目前主流的有三大EDA工具提供商：Cadence，Synopsys和Mentor公司。你可以到他们网站上浏览。 他们的网站本身就是一个巨大无比的IC设计知识库。但是对于初学者，估计看完了网站可能还是不知道门在哪里。
下面以Synopsys为例，只捡最常举配用最传统的工具说一下。

RTL综合和测试相关的工具：
仿真工具：VCS
综合工具：Design Compiler
静态时序分析：Prime Time
形式验证：Formality
ATPG工具：TetraMax ATPG, DFT MAX
FPGA综合工具：Synplify Pro

好像没有代码设计输入并晌工具？有的，但是基本上大家常常只使用Vi或者UltraEdit之类的编辑器就够了。

❺ 版图设计用什么软件

版图设计可以参考下面的软件：

Cadence EDA软件

数字系统模拟工具Verilog-XL

电路图设计工具Composer

电路模拟工具Analog Artist

射频模拟工具Spectre RF

版图编辑器Virtuoso Layout

布局布线工具Preview

版图验证工具Dracula等

(5)atpg工具扩展阅读：

利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。

Cadence Allegro系统互连平台能够跨集成电路、封装和PCB协同设计高性能互连。应用平台的协同设计方法，工程师可以迅速优化I/O缓冲器之间和跨集成电路、封装和PCB的系统互联，约束驱动的Allegro流程包括高级功能用于设计捕捉、信号完整性和物理实现。

由于它还得到Cadence Encounter与Virtuoso平台的支持，Allegro协同设计方法使得高效的设计链协同成为现实。

❻ 现在主流的IC设计工具有哪些

模宏型陪拟的 Cadence 的 界面 忘了叫什么名字 比较好用 仿真 spice ultrsim 如租姿果混仿还有其他
比较好用 版图 lvs drc工具老得用dracurle（不拼写）
Synopsys 界面orcad 的capture 仿真hspice
版图还蔽蠢有ledit

❼ Synopsys Tetramax 什么意思

Synopsys公司的集成派郑电路测试的工具，TetraMAX 是一个高速、高凳核性能的自动尘粗颂测试激励产生工具（ATPG automatic test pattern generation）

❽ 芯片测试的准备规划

为SoC设备所做的逐块测试规划必须实现：正确配置用于逻辑测试的搭宴ATPG工具；测试时间短；新知坦银型高速故障模型以及多种内存或小型阵列测试。对生产线而言，诊断方法不仅要找到故障，而且还要将故障节点与工作正常的节点分离开来。此外，只要有可能，应该采用测试复用技术以节约测试时间。在高集成度IC测试领域，ATPG和IDDQ的可测试性设计技术具备强大的故障分离机制。
需要提前规划的其他实际参数包括：需要扫描的管脚数目和每个管脚端的内存数量。可以在SoC上嵌入边界扫描，但并不限于电路板或多芯片模块上的互连测试。
尽管芯片尺寸在不断减小，但一个芯片依信颤然可封装几百万个到上1亿个晶体管，测试模式的数目已经增加到前所未有的程度，从而导致测试周期变长，这一问题可以通过将测试模式压缩来解决，压缩比可以达到20%至60%。对现在的大规模芯片设计，为避免出现容量问题，还有必要找到在64位操作系统上可运行的测试软件。

❾ 画IC版图用什么软件做服务器

IC版图设计主要有以下几个比较牛的软件（用不用服务器都可，PC直接能跑客户端的）：

Cadence EDA软件
数字系统模拟工具Verilog-XL；
电路图设计工具Composer；
电路模拟工具Analog Artist；
射频模拟工具Spectre RF；
版图编辑器Virtuoso Layout；
布局布线工具Preview；
版图验证工具Dracula等

Synopsys EDA软件
综合平台 DC Ultra
布局布线系统 Apollo-II
三维全芯片参数提取 Star-RCXT
层次化物理验证 Hercules
门级静态时序分析 PrimeTime
高质量的IP库 DesignWare Library
自动测试向量生成 TetraMAX ATPG

Mentor graphics EDA软件
具有EDA全线产品，包括：
仿真工具Eldo、 ModelSim等 ;
验证工具Calibre 系列；
IC设计工具icstudio；
FPGA设计系统;
IC测试软件FastScan 、DFT、DFM等 ;
PCB设计系统

Zeni EDA软件
九天（Zeni）系统是熊猫（Panda）系统的改进版，由我国在80年代后期自主开发，面向全定制和半定制大规模集成电路设计的EDA工具软件。
覆盖了集成电路设计的主要过程，包括：
基于语言的和基于图形的设计输入，各个级别的设计正确性的模拟验证（ZeniVDE）；
交互式的物理版图设计（ZeniPDT）；
版图正确性验以及CAD数据库 （ZeniVERI）。

推荐用cadence软件，这个“最大”,呵呵~本人也用过，cadence ic5141 资料比较多，网上破解也比较全，个人电脑就能用（要在XP用得先装个虚拟机），现在已经有cadence ic610 的破解版了

❿ “火山论剑”之且用且珍惜-浅说DFT工程师三大法宝的使用

“火山论剑”之且用且珍惜- 浅说DFT工程师三大法宝的使用
2014-12-17 Kevin BriteASIC

众所周知，芯片主要由三大部分构成。

芯片示例-可见下图

1、 与电路板和其他芯片的接口-IO pad
2、存放程序的空间-ram和rom
3 、搭建逻辑电路的基本组件 –标准逻辑单元

我们DFT工程师所有的工作的目的只有一个-设计和插入数字电路，测试整个芯片的制造质量，筛选出没有制造缺陷的芯片。

针对芯片的三大部分，我们DFT工程师手里有三大法宝：

法宝一：BSCAN技术-- 测试IO pad，主要实现工具是Mentor-BSDArchit,sysnopsy-BSD Compiler；
法宝二：MBIST技术-- 测试mem，主要实现工具是Mentor的MBISTArchitect 和 Tessent mbist；
法宝三：ATPG 技术-- 测试std-logic，主要实现工具是：产生ATPG使用Mentor的 TestKompress 和synopsys TetraMAX，插陪者入scan chain主要使用synopsys 的DFT compiler。

以上三类工具licenses较贵，特别是ATPG工具，很多IC公司都只有几个，经常run case时出现拿不到license的情况，所以大家只能“且用且珍惜”了。

以下对工具的使用原则做一些介绍：

ATPG工具
Insert scan：
1、虽然教科书会介绍很多种DFT DRC但是在实际设计中95%的工作在修复scan_clk和scan_reset的DRC violation；
2、返乱返修复clk/reset violation 的方法主要是用DC插入mux ，目的是使在scan_mode下clk和reset被芯片scan_clk和scan_reset pad控制。 同时，scan_clk和scan_reset pad会用于ATE给芯片施加激励；
3、插入scan时，DFT Compiler必须修复的DRC violations 类别为D1/D2/D3/D9；
4、做全片级的DFT设计时，需要在scan_in，scan_out，scan_reset，scan_clk的IO pad 的OEN/IE/REN端插入mux，控制pad的输入和输出方向。

Atpg patterns产生和仿真：
1、所有的模拟模块，例如PLL、POR等，一般设置为black-box，无法用ATPG测试其内部；
2、芯片clk、power、reset的控制寄存器，一般不会放到scan_chain上，以免在测试时由于寄存器的动作，改变芯片工作状态；
3、考虑power domain的开关，一般必须保证在scan测试时，所有power domain都打开，每个数字标准单元都能测试到；
4、如果有模拟的IO pad，一般必须在产生pattern时mask掉，因为他们不是数字的，ATPG工具无法控制它们；
5、业界一般使用DC插入OCC (on chip clocking)模块，实现at-speed scan测试电路。

MBIST工具
目前使用较多的是MBISTArchi，但是Tessent MBIST以后会成为主流。原因是Mentor公司2013年已经宣布MBISTArchi将不再提供技术支持，而且Tessent MBIST技术更为先进。
1、所有的MBIST设计应该考虑diagnose。加入diagnose电路，方便诊断mem故障，这漏饥会在芯片量产时大大提高成品率；
2、由于ARM与Mentor有合作，Coretex-A9以上的ARM核具有share-bus接口，可以很好支持Tessent Mbist，就能够实现ARM内核的mem的高速测试和访问，也提高了ARM CPU的性能；
3、Tessent MBIST会使用JTAP，只占用TCK/TMS/TDO/TDI/TRST五个pad,比MBISTArich使用更少的pad资源。

BSCAN 工具
1、所有的模拟IO，一般无法用bscan来测试，不要加上bscan_cells；

2、所有需要测试的数字pad的OEN/IE/REN 在bscan_mode下，需要插mux来控制；

3、所有需要测试的数字pad的PU/PD 在bscan_mode下，一般需要插mux来控制，保证在bscan_mode下，PU和PD=0，才能使bscan HIGHZ测试仿真通过；
4、所有JTAG的强制要求指令如IDCODE，EXIST必须在bscan电路中实现，特别是BYPASS。

那么对DFT工具的使用，Kevin He抛砖引玉，请朋友们畅所欲言。

1)如何用可测性设计ATPG工具实现at-speed测试？

2)如何使用BSCAN工具中实现PLL测试？

3)使用Tessent MBIST实现at-speed测试？

4)BSCAN工具会在pad的那些端口上连上bscan cell？